Laut einem Bericht von WikiChip, hat sich die SRAM-Skalierung von TSMC enorm verlangsamt. Von brandneuen Fertigungsknoten erwarten wir, dass sie die Leistung steigern, den Stromverbrauch senken und die Transistordichte erhöhen. Aber während Logikschaltkreise mit den jüngsten Prozesstechnologien gut skaliert wurden, hinkten SRAM-Zellen hinterher und hörten anscheinend fast auf, an den Produktionsknoten der 3-nm-Klasse von TSMC zu skalieren. Dies ist ein großes Problem für zukünftige CPUs, GPUs und SoCs, die aufgrund der langsamen Flächenskalierung von SRAM-Zellen wahrscheinlich teurer werden.
SRAM-Skalierung verlangsamt
Als TSMC Anfang dieses Jahres seine N3-Fertigungstechnologien offiziell vorstellte, hieß es, dass die neuen Knoten eine 1,6-fache und 1,7-fache Verbesserung der Logikdichte im Vergleich zu seinem N5-Prozess (5-nm-Klasse) bieten würden. Was nicht verraten wurde, ist, dass SRAM-Zellen der neuen Technologien im Vergleich zu N5 fast nicht skalieren WikiChipdas Informationen aus einem TSMC-Papier erhielt, das auf dem International Electron Devices Meeting (IEDM) veröffentlicht wurde
Das N3 von TSMC verfügt über eine SRAM-Bitzellengröße von 0,0199 µm^², was nur etwa 5 % kleiner ist als die 0,021 µm^²-SRAM-Bitzelle von N5. Beim überarbeiteten N3E wird es noch schlimmer, da es mit einer 0,021 µm^² SRAM-Bitzelle ausgestattet ist (was ungefähr 31,8 Mb/mm^² entspricht), was bedeutet, dass es im Vergleich zu N5 überhaupt keine Skalierung gibt.
In der Zwischenzeit reduziert Intels Intel 4 (ursprünglich 7-nm-EUV genannt) die SRAM-Bitzellengröße auf 0,024 µm^² von 0,0312 µm^² im Falle von Intel 7 (früher bekannt als 10 nm Enhanced SuperFin), wir sprechen immer noch von etwa 27,8 Mb/mm ^², was etwas hinter der HD-SRAM-Dichte von TSMC liegt.
Außerdem, WikiChip erinnert sich an eine Imec-Präsentation, die SRAM-Dichten von etwa 60 Mib/mm^² auf einem Knoten „jenseits von 2 nm“ mit Forksheet-Transistoren zeigte. Eine solche Prozesstechnologie ist noch Jahre entfernt und bis dahin müssen Chipdesigner Prozessoren mit SRAM-Dichten entwickeln, die von Intel und TSMC beworben werden (obwohl Intel 4 sowieso kaum von irgendjemandem außer Intel verwendet wird).
Jede Menge SRAM in modernen Chips
Moderne CPUs, GPUs und SoCs verwenden eine Menge SRAM für verschiedene Caches, da sie viele Daten verarbeiten, und es ist äußerst ineffizient, Daten aus dem Speicher abzurufen, insbesondere für verschiedene Workloads mit künstlicher Intelligenz (KI) und maschinellem Lernen (ML). Aber selbst Allzweckprozessoren, Grafikchips und Anwendungsprozessoren für Smartphones verfügen heutzutage über riesige Caches: AMDs Ryzen 9 7950X verfügt über insgesamt 81 MB Cache, während Nvidias AD102 mindestens 123 MB SRAM für verschiedene Caches verwendet, die Nvidia öffentlich bekannt gegeben hat.
In Zukunft wird der Bedarf an Caches und SRAM nur noch zunehmen, aber mit N3 (das nur für einige wenige Produkte verwendet werden soll) und N3E wird es keine Möglichkeit geben, die von SRAM belegte Chipfläche zu reduzieren und die höheren Kosten des Neuen zu mindern Knoten im Vergleich zu N5. Im Wesentlichen bedeutet dies, dass die Die-Größen von Hochleistungsprozessoren steigen werden und damit auch ihre Kosten. Inzwischen sind SRAM-Zellen genau wie Logikzellen anfällig für Defekte. Bis zu einem gewissen Grad werden Chipdesigner in der Lage sein, größere SRAM-Zellen mit den FinFlex-Innovationen von N3 zu entlasten (Mischen und Anpassen verschiedener Arten von FinFETs in einem Block, um ihn für Leistung, Leistung oder Fläche zu optimieren), aber an diesem Punkt können wir nur raten, welche Art an Früchten, die dies bringen wird.
TSMC plant, seine dichteoptimierte N3S-Prozesstechnologie einzuführen, die verspricht, die SRAM-Bitzellengröße im Vergleich zu N5 zu verkleinern, aber dies wird voraussichtlich um 2024 geschehen, und wir fragen uns, ob diese eine ausreichende Logikleistung für Chips bieten wird, die von AMD, Apple, NVIDIA und Qualcomm.
Abmilderungen?
Eine der Möglichkeiten, die verlangsamte SRAM-Bereichsskalierung in Bezug auf die Kosten zu mindern, besteht darin, ein Multi-Chiplet-Design zu wählen und größere Caches in separate Chips zu disaggregieren, die auf einem billigeren Knoten hergestellt werden. Dies ist etwas, was AMD mit seinem 3D V-Cache tut, wenn auch (vorerst) aus einem etwas anderen Grund. Eine andere Möglichkeit besteht darin, alternative Speichertechnologien wie eDRAM oder FeRAM für Caches zu verwenden, wobei letztere ihre eigenen Besonderheiten aufweisen.
Auf jeden Fall sieht es so aus, als würde die Verlangsamung der SRAM-Skalierung mit FinFET-basierten Knoten bei 3 nm und darüber hinaus in den kommenden Jahren eine große Herausforderung für Chipdesigner darstellen.