Wenn es ein technisches Produkt gibt, bei dem die Skalierung nicht ganz so gut funktioniert, dann ist es DRAM. Dafür gibt es eine Reihe von Gründen, der wichtigste ist das eigentliche Design von DRAM-Zellen und wie es mit der Herstellung zusammenhängt. Aber laut Lam ResearchDas Endergebnis dieser Skalierungsschwierigkeiten bedeutet, dass Forscher im DRAM-Bereich möglicherweise nicht in der Lage sind, die Dichteskalierung von DRAM bereits in fünf Jahren zu erhöhen.
In diesem Zusammenhang hat Lam Research, ein auf Halbleiterschaltungsdesign spezialisiertes Unternehmen, einen Vorschlag für die Entwicklung künftiger DRAM-Produkte veröffentlicht. Und diese Zukunft könnte sehr wohl in 3D liegen, es scheint also, dass Speicherwürfel gar nicht so weit außerhalb des Bereichs der Möglichkeiten liegen. Nach Angaben des Unternehmens werden wir etwa fünf bis acht Jahre brauchen, um ein herstellbares 3D-DRAM-Gerät zu entwickeln, so dass zwischen dem Ende der 2D-DRAM-Skalierung und dem Beginn der 3D-DRAM-Skalierung möglicherweise drei Jahre Zeit vergehen.
Verwendung ihres proprietären SEMulator3D Software, Lam Research iterierte über mögliche 3D-DRAM-Designs. Ihr Schwerpunkt lag auf der Lösung von Skalierungs- und Schichtstapelproblemen, der Verkleinerung von Kondensatoren und Transistoren, der Konnektivität zwischen Zellen und Via-Arrays (wie TSMCs TSV). [Through Silicon Vias], was wir bereits in anderen 3D-Halbleiterdesigns gesehen haben). Schließlich legte das Unternehmen die Prozessanforderungen fest, die die Herstellung des vorgeschlagenen Entwurfs ermöglichen.
Aufgrund des Aufbaus von DRAM-Zellen wird es nicht möglich sein, 2D-DRAM-Komponenten einfach auf die Seite zu legen, um sie dann übereinander zu stapeln. Dies liegt daran, dass DRAM-Zellen ein hohes Seitenverhältnis haben (sie sind höher als dick). Sie auf die Seite zu legen, würde Fähigkeiten zum seitlichen Ätzen (und Füllen) erfordern, die über unsere derzeitigen Kapazitäten hinausgehen.
Aber wenn Sie die Architektur selbst verstehen, können Sie sie ändern und anpassen und gleichzeitig versuchen, Designbeschränkungen zu umgehen. Das ist jedoch leichter gesagt als getan, und es gibt einen Grund, warum wir noch nicht über 3D-DRAM verfügen.
Aktuelle DRAM-Schaltungsdesigns erfordern im Wesentlichen drei Komponenten: eine Bitleitung (eine leitende Struktur, die Strom injiziert); ein Transistor, der den Stromausgang der Bitleitung empfängt und als Gate dient, das steuert, ob elektrischer Strom in den Schaltkreis fließen (und ihn füllen) kann; und einen Kondensator, in dem der Strom, der durch die Bitleitung und den Transistor fließt, letztendlich in Form eines Bits (0 oder 1) gespeichert wird.
Lam Research nutzte einige Chip-Design-„Tricks“, um eine funktionierende Architektur zu erreichen. Zum einen haben sie die Bitleitung auf die gegenüberliegende Seite des Transistors verlegt; Da die Bitleitung nicht mehr vom Kondensator umgeben ist, können mehr Transistoren an die Bitleitung selbst angeschlossen werden, wodurch die Chipdichte verbessert wird.
Um den Flächendichtegewinn zu maximieren, wendete Lam Research auch einige hochmoderne Transistorherstellungstechniken an. Dazu gehören Gate-All-Around (GAA)-Forksheet-Designs, die Intel offenbar für Gating-Technologien der nächsten Generation erforscht. Die von der Lam-Forschung vorgeschlagene neu gestaltete DRAM-Architektur kann dann gestapelt werden, wobei Schichten für Schichten des neuen DRAM-Zellendesigns in einem Prozess übereinander gelegt werden, der dem von NAND nicht unähnlich ist.
Doch während die NAND-Skalierung derzeit bei etwa 232 Schichten liegt, schätzt Lam Research, dass die erste Generation eines 3D-DRAM-Designs wie das eigene nur bis zu 28 gestapelte Schichten nutzen würde. Lam Research schätzt, dass mit den Architekturverbesserungen und der zusätzlichen Schichtung eine um zwei Knoten sprunghafte Verbesserung der DRAM-Dichte erreicht werden kann – wobei weitere Verbesserungen durch das Hinzufügen zusätzlicher Schichten zum DRAM-Wolkenkratzer möglich sind. Wie wir bei anderen Fertigungstechnologien gesehen haben, wird dann die Verwendung eines Via-Arrays (die Technologie, die dem TSV von TSMC zugrunde liegt) verwendet, um einzelne Schichten miteinander zu verbinden.
Es gibt jedoch ein unmittelbares Problem mit dem von Lam Research vorgeschlagenen Design: Es gibt keine aktuellen Fertigungswerkzeuge, die die erforderlichen Merkmale zuverlässig herstellen können. Das Unternehmen weist schnell darauf hin, dass das DRAM-Design selbst auf dem neuesten Stand der Technik sei; Die Verbesserung und Neugestaltung von Tools und Prozessen ist eine häufige Anforderung. Und wie das Unternehmen es ausdrückt, haben wir noch Zeit, bis wir an die DRAM-Skalierungsgrenze stoßen. Hoffentlich werden die erforderlichen Werkzeuge und das erforderliche Fachwissen innerhalb dieses Zeitrahmens bereitgestellt.