Kioxia und sein Forschungs- und Fertigungspartner Western Digital planen, ihre Innovationen vorzustellen, die in Kürze 3D-NAND-Speichergeräte mit höherer Kapazität und höherer Leistung ermöglichen werden 2023 Symposium über VLSI-Technologie und -Schaltungen. Ingenieure der beiden Unternehmen wollen 3D-NAND-Bausteine mit 8 Ebenen sowie 3D-NAND-ICs mit über 300 Wortleitungen ermöglichen, heißt es in Berichten eeNewsEurope.
3D-NAND mit acht Ebenen: Bis zu 205 MB/s
Da 3D-NAND-Geräte die Anzahl der Wortleitungen erhöhen, die Abmessungen von NAND-Zellen verringern und die Kapazität von Speicher-ICs erhöhen, wird es entscheidend, ihre Lese-/Schreibleistung zu erhöhen. Tatsächliche Geräte wie die besten SSDs, Laptops und Smartphones verwenden in der Regel weniger Chips für eine bestimmte Kapazität, aber Endbenutzer erwarten, dass ihre neuen Geräte schneller sind als ihre alten.
Eine Möglichkeit, die Leistung eines 3D-NAND-ICs zu verbessern, besteht darin, die Anzahl der Ebenen zu erhöhen und seine interne Parallelität zu verbessern. Kioxia wird ein Papier (C2-1) vorstellen, in dem ein 3D-TLC-NAND-Baustein mit acht Ebenen und 1 TB, über 210 aktiven Schichten und einer Schnittstelle mit 3,2 GT/s behandelt wird. Der IC ähnelt stark dem 218-Layer-1-Tb-3D-TLC-NAND-Baustein von Kioxia/Western Digital mit einer Dichte von 17 Gb/mm^2 und einem I/O-Bus von 3,2 GT/s, der Ende März eingeführt wurde, aber dieser verfügt über acht statt vier Ebenen und ist es auch soll einen Programmdurchsatz von 205 MB/s sowie eine Leselatenz von 40 μs bieten. Die letztere Spezifikation ist deutlich besser als die 56 μs, die von Kioxias 3D-NAND mit 128 Schichten angeboten werden.
Das neue Papier zeigt, dass Kioxias 3D-TLC-NAND-Baustein mit 1 TB seine Schnittstellengeschwindigkeit von 3,2 GT/s erreichte, indem der Datenabfragebereich in X-Richtung auf 41 % reduziert wurde, was eine schnellere Datenübertragung zwischen Speicher und Host ermöglichte. Dieses neue Design kann jedoch zu einer Überlastung der Verkabelung führen, die Kioxia durch die Einführung von hybriden Zeilenadressdecodern (X-DEC) entschärft hat. X-DECs helfen bei der effektiven Verwaltung einer erhöhten Verdrahtungsdichte und minimieren die Verschlechterung der Leselatenz, die sich aus einer Überlastung ergeben könnte.
Kioxia implementierte auch eine One-Pulse-Two-Strobe-Technik, die es ermöglicht, zwei Speicherzellen innerhalb eines einzigen Pulses zu erfassen, wodurch die Gesamterfassungszeit um 18 % reduziert und der Programmdurchsatz auf 205 MB/s erhöht wird. Die neuartige Acht-Ebenen-Architektur des Bausteins, das One-Pulse-Two-Strobe-Verfahren und 3,2 GT/s I/O ermöglichen eine Leselatenz von 40 μs und einen Programmdurchsatz von 205 MB/s.
Es ist wahrscheinlich, dass das 1-TB-3D-TLC-NAND-Gerät bereits hybride Zeilenadressdecoder und die One-Pulse-Two-Strobe-Technik für seine schnelle Schnittstelle implementiert, und diese Technologien werden wahrscheinlich in Zukunft weit verbreitet sein. Die Implementierung einer Architektur mit acht Ebenen erhöht jedoch die Komplexität sowohl des 3D-NAND-ICs als auch des unterstützenden Speichercontrollers, was zu höheren Entwicklungs- und Herstellungskosten sowie einer längeren Markteinführungszeit führt. Außerdem kann die tatsächliche Leistung des IC abnehmen, wenn der Host-Controller ein Gerät mit acht Ebenen nicht richtig verwalten kann.
>300-Layer-3D-NAND
Neben der Untersuchung von Acht-Ebenen-3D-NAND-IC-Gerätestrukturen arbeiten Kioxia und Western Digital auch an der Entwicklung von 3D-NAND-Geräten mit über 300 aktiven Wortschichten, die die vertikale Kanallänge erhöhen und die kristalline Qualität des Kanals verbessern würden.
Um dies zu erreichen, planen die Unternehmen, Techniken der metallinduzierten lateralen Kristallisation (MILC) einzusetzen, wie im T7-1-Papier angegeben. Durch die Verwendung von MILC konnten die Entwickler einkristallisierte, 14 Mikrometer lange, „makkaroniähnliche“ Siliziumkanäle (Si) in vertikalen Speicherlöchern erzeugen, allerdings für ein 112-Schicht-Prototypgerät.
Dieser experimentelle 3D-NAND-IC soll auch eine hochmoderne Nickel-Getter-Methode nutzen, um Verunreinigungen und Fehler aus dem Siliziummaterial zu beseitigen und so die Leistung der Zellenanordnung zu verbessern. Dadurch wird das Leserauschen um mindestens 40 % reduziert und die Kanalleitfähigkeit verzehnfacht, ohne die Zuverlässigkeit der Zelle zu beeinträchtigen.
>400-Layer-3D-NAND
Derzeit ermöglichen Techniken wie String Stacking den Aufbau von 3D-NAND mit Hunderten von aktiven Schichten, sie sind jedoch zeitintensiv. Infolgedessen entwickeln Gerätehersteller und Hersteller von Wafer-Fab-Anlagen Methoden, um die Anzahl der Schichten zu erhöhen, indem längere (tiefere) vertikale Kanäle geätzt werden.
Tokyo Electron, ein Hersteller von Ätzwerkzeugen, wird ein Papier (T3-2) vorstellen, in dem ein Verfahren zum schnellen Bohren von mehr als 10 Mikron (10 μm) vertikalen Kanälen für 400-Lagen-3D-NAND-Knoten ohne übermäßigen Energieverbrauch oder die Verwendung beschrieben wird von giftigen Stoffen.
Laut Tokyo Electron verwendet seine High-Aspect-Ratio (HAR)-Dielektrikum-Ätztechnologie einen kryogenen Wafertisch und eine neue Gaschemie, um 10 Mikron hohe Kanäle mit einem „hervorragenden“ Ätzprofil in nur 33 Minuten und mit einer 84 % reduzierter CO2-Fußabdruck.