Intel veröffentlichte neun Forschungsberichte unter IEDM 2022 die den Grundstein für zukünftige Chipdesigns legen, da das Unternehmen sein Versprechen einlösen will, bis 2030 Prozessoren mit über einer Billion Transistoren zu entwickeln.
Die Forschung umfasst neue 2D-Materialien für Transistoren, neue 3D-Packaging-Technologie, die die Leistungs- und Leistungslücke zwischen Chiplet- und Single-Die-Prozessoren auf einen fast nicht wahrnehmbaren Bereich verringert, Transistoren, die „nicht vergessen“, wenn die Stromversorgung unterbrochen wird, und eingebettete Speicher die direkt auf Transistoren gestapelt werden können und neben anderen Innovationen mehr als ein Bit pro Zelle speichern können.
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Intels Components Research (CR) Group legt die ersten Grundlagen für die zukünftigen Technologien des Unternehmens, aber nicht alle diese Initiativen werden zu Produkten führen, die auf den Markt gebracht werden können. Diejenigen, die auf den Markt kommen, würden in der Regel in fünf bis zehn Jahren auf den Markt kommen.
Die Gruppe hat eine unglaubliche Erfolgsbilanz bei Innovationen, die bereits auf den Markt gekommen sind, wie FinFET, das das Transistordesign für die gesamte Branche revolutionierte, verspanntes Silizium, Hi-K-Metallgate und viele andere. Intel hat bereits mehrere andere Technologien auf seiner Roadmap, darunter RibbonFET Gate All Around (GAA)-Transistoren, PowerVia-Rückseitenstromversorgung, EMIB und Foveros Direct, die alle aus dieser Forschungsgruppe stammen.
Die Gruppe hat neun Forschungsarbeiten bei der diesjährigen eingereicht 68. Jährliches IEEE International Electron Devices Meeting, und unten werden wir einige davon etwas ausführlicher behandeln. Allerdings hat Intel die Papiere noch nicht auf der Konferenz präsentiert, so dass dies eine breite Abdeckung der Themen ist.
Das Tempo der Zunahme der Transistordichte entspricht ungefähr dem Mooreschen Gesetz, aber die Wirtschaftlichkeit der heutigen Chips verbessert sich nicht im gleichen Tempo – der Preis pro Transistor steigt, je dichter die Knoten sind. Darüber hinaus verkompliziert die schlechte Skalierung einiger Chipelemente, wie Analog und Caches, die Sache weiter. Daher bewegt sich die Industrie massenhaft zu Chiplet-basierten Designs für Hochleistungschips.
Das vorrangige Ziel jedes Chiplet-basierten Designs besteht darin, die besten Attribute des Stromverbrauchs und der Leistung (Latenz, Bandbreite) der Datenpfade innerhalb eines monolithischen Single-Die-Prozessors beizubehalten und gleichzeitig die wirtschaftlichen Vorteile der Verwendung eines Chiplet-basierten Ansatzes zu nutzen , wie eine höhere Ausbeute durch kleinere Chips, die mit einem hochmodernen Prozess hergestellt wurden, und die Möglichkeit, ältere, billigere Knoten für einige der anderen Funktionen zu verwenden, die eine geringere Dichteverbesserung erfahren.
Daher verlagert sich das Schlachtfeld um die Vormachtstellung der Halbleiter von der Geschwindigkeit der Transistoren hin zur Leistung der Verbindungen, wobei neue Technologien wie Silizium-Interposer (EMIB) und Hybrid-Bonding-Techniken in den Vordergrund treten, um die Wirtschaftlichkeit zu verbessern.
Diese Ansätze führen jedoch immer noch zu unvermeidlichen Kompromissen bei Leistung, Leistung und Kosten, die Intels neue „Quasi-Monolithic Chips“ (QMC) 3D-Packaging-Technologie zu lösen versucht. Wie der Name schon sagt, zielt Intels QMC darauf ab, nahezu die gleichen Eigenschaften wie die Verbindungen zu bieten, die direkt in einen einzigen Chip eingebaut sind.
QMC ist eine neue Hybrid-Bonding-Technik, die Teilungsabstände von weniger als 3 Mikron aufweist und zu einer 10-fachen Steigerung der Energieeffizienz und Leistungsdichte gegenüber der Studie führt, die Intel auf der letztjährigen IEDM vorgelegt hat. Das vorherige Papier behandelte einen Ansatz mit 10-Mikron-Abständen, was bereits eine 10-fache Verbesserung darstellte. Als solches hat Intel einen Weg zu einer 100-fachen Verbesserung in nur wenigen Jahren gefunden, was zeigt, dass sich die Arbeit des Unternehmens im Bereich Hybrid Bonding schnell beschleunigt. QMC ermöglicht es auch, mehrere Chiplets vertikal übereinander zu stapeln, wie in der obigen Grafik zu sehen ist.
Dieses Dokument skizziert unglaubliche Verbindungsdichten von Hunderttausenden von Verbindungen pro Quadratmillimeter und einen Stromverbrauch (gemessen in Picojoule pro Bit – Pj/b), der mit dem konkurriert, was wir in monolithischen Prozessoren sehen. Darüber hinaus skizziert das neue Papier mehrere neue Materialien und Prozesse, die zur Herstellung solcher Geräte verwendet würden, und ebnet den Weg für reale Geräte.
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Intels Prozess-Roadmap taucht bereits unter die Nanometer- bis in die Angström-Skala ein, und obwohl die Node-Benennungskonventionen längst ihren Bezug zu tatsächlichen physikalischen Messungen der Transistoren verloren haben, ist klar, dass für die weitere Skalierung ein radikal neuer Ansatz erforderlich sein wird. Der größte Teil der Branche setzt in der Zukunft auf eine Umstellung auf 2D-Atomkanäle, aber wie bei allen neuen Technologien wird es viele Schritte zu einer solch radikalen Veränderung geben.
Heutige Chipmaterialien, wie Silizium, bestehen aus dreidimensionalen Kristallen, was bedeutet, dass Atome in allen drei Dimensionen verbunden sind und somit eine grundlegende Grenze für das Schrumpfen darstellen. Im Gegensatz dazu sind 2D-Materialien attraktiv, da alle Atome in einer Ebene verbunden sind, wodurch Merkmale mit einer Dicke von nur drei Atomen aufgebaut werden können.
Betreten Sie Intels Forschung zu 2D-Materialien, die für 3D-GAA-Transistoren verwendet werden könnten. Zur Auffrischung bestehen aktuelle GAA-Designs aus gestapelten horizontalen Silizium-Nanoblättern, wobei jedes Nanoblatt vollständig von einem Gate umgeben ist. Diese „Gate-all-around“-Technik (GAA) reduziert Spannungslecks, die ein Abschalten der Transistoren verhindern. Dies wird immer mehr zu einem Problem, wenn Transistoren schrumpfen – selbst wenn das Gate den Kanal auf drei Seiten umgibt, wie wir es bei FinFET-Transistoren sehen.
Intel bezeichnet sein GAA-Design als RibbonFET, das derzeit für die erste Hälfte des Jahres 2024 geplant ist. Um jedoch über RibbonFET hinauszugehen, sind weitere Innovationen erforderlich, und diese 2D-Forschung passt zu einem möglichen Weg.
Das Papier von Intel beschreibt eine gestapelte Gate-All-Around-Nanoblattstruktur (GAA) mit Kanalmaterialien (Nanoblätter/Nanobänder), die nur drei Atome dick sind und bei Raumtemperatur mit geringem Leckstrom betrieben werden können.
Die Dünnheit von 2D-Kanalmaterialien macht das Herstellen einer elektrischen Verbindung zu einem Nanoband zu einer entmutigenden Aufgabe, daher modellierte Intel auch elektrische Kontakttopologien für 2D-Materialien. Dies ist ein wichtiger Schritt zum Verständnis der Eigenschaften der 2D-Materialien und ihrer Funktionsweise, sodass das Unternehmen weitere Fortschritte genau modellieren kann.
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Speicher in allen Formen ist ein wesentlicher Bestandteil der Datenverarbeitung, verbraucht jedoch sowohl auf Chip- als auch auf Systemebene viel Energie und ist gleichzeitig ein limitierender Faktor für die Leistung.
Intel führte auch die weltweit erste Funktionsdemonstration eines 3D-gestapelten ferroelektrischen Speichers durch. Der beeindruckendste Aspekt dieser Technologie ist, dass ferroelektrische Grabenkondensatoren vertikal auf dem Logikchip über den Transistoren gestapelt werden können. Dadurch kann der Speicher über den Logikelementen geschichtet werden, anstatt sich in einem eigenen Bereich zu befinden, wie wir es bei anderen Arten von eingebettetem Speicher sehen, wie z. B. SRAM, das für L1- und L2-Caches verwendet wird.
Ferroelektrische Speicher ermöglichen auch eine ähnliche Fähigkeit wie NAND-Flash – die Fähigkeit, mehrere Datenbits in einer Struktur zu speichern, die normalerweise nur ein Bit speichern würde. In diesem Fall demonstrierte Intel die Fähigkeit, vier Bits pro Graben zu speichern.
Natürlich würde dieser Ansatz sowohl die Bandbreite als auch die Speicherdichte erhöhen, während die Latenz verringert wird, was zu viel größeren und viel schnelleren On-Chip-Caches führen würde.
Ähnlich wie bei der Modellierung elektrischer Kontakte für 2D-Strukturen teilte Intel auch seine Modellierungsbemühungen für gemischte Phasen und Defekte für ferroelektrische Hafnium-Bauelemente, die wiederum die eigenen Forschungs- und Entwicklungsprozesse des Unternehmens vorantreiben werden.
Intel forscht auch an Transistoren, die „nicht vergessen“, was bedeutet, dass sie ihre Daten (Ein/Aus-Zustand) nicht verlieren, wenn sie Strom verlieren. Dies ähnelt jedem nichtflüchtigen Speicher wie NAND, der seinen Zustand beibehalten kann, wenn die Stromversorgung unterbrochen wird, aber er hat die Form eines Logiktransistors. Intel sagt, dass es zwei der drei Hindernisse für die Verwendung dieser Technologie bei Raumtemperatur überwunden hat. Auf diese Präsentation freuen wir uns ganz besonders.
Intels andere Vorträge auf der Veranstaltung skizzieren andere Forschungsbereiche, wie GaN-auf-Silizium-Wafer, die zukünftige Technologien jenseits von 5G ermöglichen können, und bessere Möglichkeiten zum Speichern von Quanteninformationen, um bessere Qubits für Quantencomputer zu erstellen.
Es ist 75 Jahre her, seit der Transistor den Lauf der Geschichte verändert hat, und Dr. Ann Kelleher von Intel, Vizepräsidentin und Generaldirektorin für Technologieentwicklung, wird am Montag ebenfalls eine besondere Ansprache auf der IEDM halten. Die Präsentation „Celebrating 75 Years of the Transistor! A Look at the Evolution of Moore’s Law Innovation“ findet am Montag, den 5. Dezember um 9:45 Uhr PT statt. Wir werden diese Präsentation bald nachverfolgen.