Warum es wichtig ist: Transistor-Skalierung und Backside-Power sind der Schlüssel zur Deckung der exponentiell steigenden Nachfrage nach leistungsfähigerem Computing. Jahr für Jahr erfüllt Intel diesen Computerbedarf und beweist damit, dass seine Innovationen die Halbleiterindustrie weiterhin vorantreiben und der Eckpfeiler des Mooreschen Gesetzes bleiben werden. Die Components Research-Gruppe von Intel verschiebt die Grenzen der Technik kontinuierlich durch das Stapeln von Transistoren, hebt die Backside-Power auf die nächste Ebene, um eine stärkere Transistorskalierung und verbesserte Leistung zu ermöglichen, und demonstriert außerdem, dass Transistoren aus unterschiedlichen Materialien auf demselben Wafer integriert werden können.
Jüngste Roadmap-Ankündigungen zur Prozesstechnologie, die die Innovationen des Unternehmens bei der weiteren Skalierung hervorheben – darunter PowerVia Backside Power, Glassubstrate für fortschrittliche Verpackungen und Foveros Direct –, stammen aus Components Research und werden voraussichtlich noch in diesem Jahrzehnt in Produktion gehen.
Wie machen wir es: Auf der IEDM 2023 zeigte Components Research sein Engagement für die Entwicklung neuer Wege, um mehr Transistoren auf Silizium zu bringen und gleichzeitig eine höhere Leistung zu erzielen. Forscher haben wichtige Forschungs- und Entwicklungsbereiche identifiziert, die für eine weitere Skalierung durch effizientes Stapeln von Transistoren erforderlich sind. In Kombination mit rückseitiger Stromversorgung und rückseitigen Kontakten werden dies große Fortschritte in der Transistorarchitekturtechnologie sein. Neben der Verbesserung der Stromversorgung auf der Rückseite und dem Einsatz neuartiger 2D-Kanalmaterialien arbeitet Intel daran, das Mooresche Gesetz bis 2030 auf eine Billion Transistoren in einem Gehäuse auszudehnen.
Intel liefert die branchenweit ersten, bahnbrechenden 3D-Stapel-CMOS-Transistoren mit rückseitiger Stromversorgung und rückseitigem Kontakt:
- Intels neueste Transistorforschung, die auf der IEDM 2023 vorgestellt wurde, zeigt eine Branchenneuheit: die Fähigkeit, komplementäre Feldeffekttransistoren (CFET) mit einem auf 60 Nanometer (nm) herunterskalierten Gate-Abstand vertikal zu stapeln. Dies ermöglicht Flächeneffizienz- und Leistungsvorteile durch Stapeln von Transistoren. Es ist auch mit Rückseitenstrom und direkten Rückseitenkontakten kombiniert. Es unterstreicht Intels Führungsposition bei Gate-Allround-Transistoren und demonstriert die Innovationsfähigkeit des Unternehmens, die über RibbonFET hinausgeht und sich damit von der Konkurrenz abhebt.
Intel geht über fünf Knoten in vier Jahren hinaus und identifiziert wichtige Forschungs- und Entwicklungsbereiche, die erforderlich sind, um die Transistorskalierung mit Backside-Power-Delivery fortzusetzen:
- Intels PowerVia wird im Jahr 2024 serienreif sein, was die erste Implementierung der Backside-Power-Delivery sein wird. Auf der IEDM 2023 identifizierte Components Research Wege zur Erweiterung und Skalierung der Backside-Stromversorgung über PowerVia hinaus und die wichtigsten Prozessfortschritte, die dafür erforderlich sind. Darüber hinaus wurde in dieser Arbeit auch die Verwendung von Rückseitenkontakten und anderen neuartigen vertikalen Verbindungen hervorgehoben, um eine flächeneffiziente Stapelung von Geräten zu ermöglichen.