Bis zu 16 Zen 5-Kerne, 40 RDNA 3+ iGPU, 60 AI TOPs, LPDDR5x-8000, 32 MB MALL

Ein angeblich „offizielles“ AMD-Dokument mit Informationen zu AMDs Zen 5-betriebener Strix- und Strix Halo-APU ist durchgesickert und enthüllt die vollständigen Plattformdetails für die Mobility-Reihe der nächsten Generation des roten Teams.

AMD Strix- und Strix Halo-APUs markieren ein wichtiges Update für die Ryzen Mobility-Reihe: Mit Zen 5-CPU, RDNA 3+ iGPU und XDNA 2 AI NPU-Kernen

Das Leck kommt von HKEPC der es geschafft hat, die offiziellen AMD-Dokumente zu entdecken, die bei X von einem Benutzer namens veröffentlicht wurden Izzukias. Der ursprüngliche Beitrag wurde entfernt, aber das Tech-Unternehmen konnte sich einen guten Überblick verschaffen und hat sogar die Spezifikationsseite für die Strix- und Strix-Halo-Reihe geteilt, die die Zen 5-CPU der nächsten Generation, RDNA 3+ iGPU und XDNA 2 umfassen wird NPU-Kerne. Beginnen wir mit den vollständigen Details.

AMD Strix (1) APU-Spezifikationen und Plattformdetails

Zunächst haben wir die AMD Strix-Familie (Strix Point 1), die das standardmäßige monolithische APU-Design verwenden wird. Diese Chips werden auf dem TSMC 4-nm-Prozessknoten hergestellt und in SKUs mit bis zu 12 Kernen und 24 Threads erhältlich sein. Bisher sind mehrere technische Proben durchgesickert.

Was den Cache betrifft, werden die APUs 12 MB L2-Cache (1 MB pro Kern) und 24 MB L3-Cache verwenden, die in 8 MB für Zen 5C und 16 MB für Zen 5-Kerne aufgeteilt werden. Die Chips verfügen außerdem über 32 KB L1-Anweisungscache und erhöhen den L1-Datencache um 48 KB (32 KB beim Zen 4). Die APUs werden 16 PCIe Gen 4-Lanes bieten.

Was die Speicherunterstützung betrifft, werden die Ryzen Strix APUs bis zu LPDDR5-7500- und DDR5-5600-Speicher unterstützen, was bei den meisten Mainstream-Laptops Standard ist. Die Ryzen-KI-Engine der nächsten Generation wird bis zu 50 TOPS (XDNA 2) bieten. AMD scheint dies intern als AIE2+ oder AI Engine 2 Plus zu bezeichnen.

Auf der iGPU-Seite werden wir insgesamt 8 RDNA 3+ WGPs oder 16 Recheneinheiten sehen. Wir haben bisher gesehen, dass dieser Chip in frühen Proben bis zu 2,6 GHz taktet, sodass das endgültige Silizium am Ende etwa 3 GHz+ erreichen kann. Diese APUs sollten ursprünglich über 16 MB MALL-Cache verfügen. Alle AMD Strix Point 1 APUs werden rund um den FP8-Sockel konzipiert. Es wird berichtet, dass die Strix-APU-Familie über TDPs zwischen 45 und 65 W verfügen wird, die auf bis zu 28 W herunterkonfiguriert werden können.

Erwartete Funktionen des AMD Ryzen 9050 Strix Mono:

• Zen 5 (4 nm) Monolithisches Design
• Bis zu 12 Kerne in Hybridkonfiguration (Zen 5 + Zen 5C)
• 24 MB L3-Cache / 12 MB L2-Cache
• 16 RDNA 3+ Recheneinheiten
• LPDDR5-7500/DDR5-5600-Unterstützung
• XDNA 2 Engine integriert
• Bis zu 50 KI-TOPS
• 16 PCIe Gen4-Lanes
• Start im 2. Halbjahr 2024 (erwartet)
• FP8-Plattform (28W-65W)

AMD Strix Halo APU-Spezifikationen und Plattformdetails

Die AMD Strix Halo APUs werden die Chiplet-Angebote sein und bis zu 3 Dies, 2 CCDs und 1 IOD nutzen. Die Chips werden über bis zu 16 Zen-5-Kerne mit 32 Threads verfügen. Diese Chips behalten die gleiche L1- und L2-Cache-Struktur bei, sodass maximal 16 MB L2-Cache vorhanden sind, während der L3-Cache auf 32 MB pro CCD erhöht wird. Wir können also bis zu 64 MB L3-Cache auf den oberen (zwei CCD) Chips sehen.

Auf der iGPU-Seite behalten die Strix Halo-APUs die RDNA 3+-Grafikarchitektur bei, werden jedoch mit 20 WGPs oder 40 Recheneinheiten ausgestattet sein. Um solche High-End-iGPUs auf einem Chiplet-Design zu unterstützen, wird es zusätzlich 32 MB MALL-Cache auf dem IOD geben, wodurch Bandbreitenengpässe für diese Uber-iGPU vermieden werden.

Zu den weiteren Spezifikationen gehören die Unterstützung von bis zu LPDDR5x-8000 (256-Bit) Speicher und eine AI „XDNA 2“ NPU, die bis zu 60 TOPs liefern kann. Die Strix Halo APUs werden sich auf die neuesten FP11-Plattformen konzentrieren. Diese APUs verfügen über eine TDP von 70 W (cTDP 55 W) und unterstützen Spitzenleistungen von bis zu 130 W.

Erwartete Funktionen des AMD Ryzen 9050 Strix Halo:

• Zen 5 Chiplet-Design
• Bis zu 16 Kerne
• 64 MB gemeinsam genutzter L3-Cache
• 40 RDNA 3+ Recheneinheiten
• 32 MB MALL-Cache (für iGPU)
• 256-Bit-LPDDR5X-8000-Speichercontroller
• XDNA 2 Engine integriert
• Bis zu 60 KI-TOPS
• 16 PCIe Gen4-Lanes
• Start im 2. Halbjahr 2024 (erwartet)
• FP11-Plattform (55W-130W)

Für die Anzeige werden sowohl AMD Strix- als auch Strix Halo-APUs mit eDP (DP2.1 HBR3) und externem DP (DP2.1 UHBR10), USBC Alt-DP (DP2.1 UHBR10) und USB4 Alt-DP (DP2.1 UHBR10) geliefert )-Unterstützung als Teil ihrer Medien-Engines. Strix Halo bietet bis zu DP2.1 UHBR20-Unterstützung.

AMD wird voraussichtlich in der zweiten Hälfte dieses Monats seine ersten Ryzen 9050 „Strix Point“-APUs auf den Markt bringen. Bleiben Sie also auf dem Laufenden, um weitere Informationen zu erhalten. Erwarten Sie außerdem weitere Details auf der Computex 2024 während der AMD-Keynote.

AMD Ryzen Mobility-CPUs: